射釘擊發(fā)器的復(fù)用器電路

      射釘擊發(fā)器的復(fù)用器電路

用0.18um CMOS計劃2.5Gb/s收發(fā)器的復(fù)用器電路

　 1 導(dǎo)語

　　這些年，跟著傳統(tǒng)電信業(yè)務(wù)和互聯(lián)網(wǎng)業(yè)務(wù)的迅猛發(fā)展，它們對網(wǎng)絡(luò)帶寬提出了越來越高的懇求，由此致使了高速串行接口的呈現(xiàn)。目前國內(nèi)對于2.5 Gb/s超高速串行收發(fā)器CMOS芯片及IP核研討開發(fā)尚處于起步期間。計劃開發(fā)具有自主知識產(chǎn)權(quán)的高功用串行收發(fā)器芯片及IP核，打破國外對高端路由器、交換器芯片的獨占，不只可以直接大幅度下降通訊、網(wǎng)絡(luò)設(shè)備本錢，發(fā)作明顯的經(jīng)濟效益，還能帶來無量的社會效益。這篇文章所計劃的復(fù)用器，應(yīng)用在2.5Gb/s收發(fā)器系統(tǒng)中。

　　盡人皆知在高速的數(shù)據(jù)傳輸系統(tǒng)中，收發(fā)器對于完畢全部系統(tǒng)的功用起著至關(guān)重要的效果。而在收發(fā)器系統(tǒng)中，復(fù)用器是工作在最高速度的電路單元之一，因此復(fù)用器電路計劃的好壞直接影響全部系統(tǒng)的功用。

　　2 電路結(jié)構(gòu)及其計劃

　　2.1 16:1復(fù)用器結(jié)構(gòu)計劃

　　這篇文章計劃的16:1復(fù)用器是將發(fā)送數(shù)據(jù)挑選模塊輸出的16位156.25Mb/s并行數(shù)據(jù)變換為2.5Gb/s串行數(shù)據(jù)輸出，該電路主要由1個16:4復(fù)用器電路和1個選用樹形結(jié)構(gòu)（包含3個2:1復(fù)用器）完畢的4:1的復(fù)用器電路構(gòu)成。其間16:4復(fù)用器用數(shù)字電路完畢，4:1復(fù)用器電路用仿照電路完畢。該電路接收從PLL送出的2.5GHz、1.25GHz和625MHz差分時鐘，為16:4復(fù)用器和2:1復(fù)用器電路供應(yīng)所需要的時鐘。16位并行輸入數(shù)據(jù)通過16:4復(fù)用器后輸出4位并行數(shù)據(jù)送入4:1復(fù)用器,經(jīng)4:1復(fù)用器后，數(shù)據(jù)變換成1比特寬度的串行數(shù)據(jù)流，發(fā)送次第最低位在前，即TXD_P[0]最早出現(xiàn)在TXD_S上,TXD_P[15]終究宣告。由于本電路是數(shù)?；旌闲盘栍媱?，仿真時需要給數(shù)字電路和仿照電路分別加煽動，對于4:1復(fù)用器電路，輸入選用互補的方波電壓源，峰峰值為0.4V。對于16:4復(fù)用器電路，通過用Verilog言語描繪的方法加煽動。由于兩個模塊分別用數(shù)字電路和仿照電路完畢，因此在兩個模塊的聯(lián)接處要進行電平的變換。Virtuoso AMS Simulator中將接口模型劃分為A2D型和D2A型兩類。本計劃是由數(shù)字電路送信號給仿照電路，因此要用到D2A接口模型，該模型主要有4個參數(shù):d2a_tf,d2a_tr,d2a_vh和d2a_vl。其間d2a_tf和d2a_tr分別標(biāo)明接口模型的輸出從當(dāng)時值上升到d2a_vh所需要的時間和下降到d2a_vl所需要的時間；d2a_vh和d2a_vl分別標(biāo)明對應(yīng)數(shù)字電路中的邏輯“1”和“0”而變換成的究竟電壓值。本計劃的設(shè)置如下: d2a_tf=20ps, d2a_tr=20ps，d2a_vh=1.8V，d2a_vl=1.4V。

　　2.2 單元電路計劃

　　2.2.1 16:4復(fù)用器電路

　　16:4復(fù)用器電路由4個4:1復(fù)用器模塊和一個賦值語句模塊構(gòu)成，本電路均選用Verilog言語來描繪。4個4:1復(fù)用器的效果是將16路156.25M數(shù)據(jù)TXD_P[15:0]復(fù)用為4路625M數(shù)據(jù)，這兒咱們用移位寄存器完畢4:1復(fù)用器。首先將16位并行數(shù)據(jù)，分為四個4位并行數(shù)據(jù)，然后將4位并行數(shù)據(jù)送入4:1復(fù)用器。由于后級的仿照電路需要差分輸入，因此本模塊輸出均為互補輸出。

　　4:1復(fù)用器電路的Verilog完畢的要害代碼如下：

　　2.2.2 4:1復(fù)用器電路

　　4:1復(fù)用器選用樹形結(jié)構(gòu)完畢，它主要由三個2:1的高速復(fù)用器和一個主從D觸發(fā)器（MSDEF）構(gòu)成。2:1復(fù)用器由一個主從D觸發(fā)器（由兩個鎖存器級連構(gòu)成），一個主從主D觸發(fā)器（由三個鎖存器級連構(gòu)成）和一個2:1數(shù)據(jù)挑選器構(gòu)成。

　　這篇文章所計劃的鎖存器和2:1數(shù)據(jù)挑選器均選用CML(電流形式邏輯)邏輯完畢，按其功用可分為下拉邏輯網(wǎng)絡(luò)、尾電流源和上拉電阻三個有些。它可以在電壓擺幅較小的情況下正常工作。由于尾電流源的存在，CML電路的功耗近似為安穩(wěn)值

P=vdd*I，其中vdd是電源電壓，I為直流尾電流。眾所周知，傳統(tǒng)CMOS電路的功耗為P=CL`*f*vdd2，其中f是電路的開關(guān)頻率，CL`是輸出節(jié)點的負(fù)載電容。因此，在高速率的條件下，CML電路的功耗比與其相似的CMOS電路的功耗要小得多。此外，降低CML電路的電壓擺幅，還可以減小整個電路的延時，從而提高電路的工作速度。